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课程说明
借助FPGA在线修改能力,工程师随时修改设计而不必改动硬件电路,大大缩短硬件设计时间;用NIOS II 能添加功能模块,定制专属的芯片。FPGA能并发处理N路信号,因此信号不需要排队,在复杂的信号处理应用中非常占优势,高速信号处理,视频图像处理。
FPGA高级工程师班
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 王老师介绍:灵训金牌讲师,有近三十年的软硬件开发经验。精通数字电路硬件设计,单片机控制,FPGA开发,有很强的组织带团的经验,带领的团队成员最高水平是博士及硕士等。授课通俗易懂,能抓住重点,带领学员短时间内掌握开发技巧。

工作项目经验及获奖:

2010年为3M公司研发了产线多步进电机调速程控器,并在产线上一直用到现在。2011年为上海海勃集团大型的货运物流车研发了超声波车载油箱液位检测报警装置,并在车上成功的运行。2014年为德迈科研发了用于石化行业裂解炉的“红外图像高温检测仪”(1800度),被中石化确认为指定的配套产品。并在201411月在上海的国际工业博览会上展出,获得了行业的称赞。2015年为上海地铁设计了车辆故障自动检测系统,并获得专家组的一致通过。认为该产品为国内首创。

 

FPGA高级工程师班 FPGA高级工程师班
  • 初级一FPGA/CPLD简介掌握常用FPGA/CPLD的基本结构;FPGA与CPLD的比较, FPGA/CPLD常用开发工具
  • 初级二开发流程需求分析到模块划分; 设计输入到综合优化;实现到时序收敛;仿真测试到板级调试
  • 初级三软件开发平台搭建Quartus Ⅱ的安装、ModelSim的安装;基本开发流程概述; 第一个工程实例、工程建与设计输入; 行为仿真 、引脚分配与编译、门级仿真、板级调试
  • 初级四VERILOG语言入门能熟练使用VERILOG设计多路选择器和锁存器; 能使用VERILOG设计全加器
  • 初级五VERILOG的设计基础了解Verilog HDL; 掌握Verilog HDL的模块中的端口定义,模块的描述方法
  • 初级六VERILOG的数据类型和运算符掌握数据类型,运算符,运算符的优先级;掌握逻辑值,线网,寄存器,数字的表示,向量,数组,参数,字符串等
  • 初级七VERILOG模块模块的基本概念,模块的例化,模块的测试
  • 初级八VERILOG顺序代码块;VERILOG并行代码块两个过程,寄存器变量的过程赋值、线网变量的连续赋值、时序控制
  • 初级九VERILOG语言的条件语句掌握if语句,case语句,循环语句与结构说明语句
  • 初级十仿真熟练掌握延时模型、固有延时、传输延时、仿真6 ;仿真激励信号的产生; VERILOG测试基准;VERILOG系统级仿真
  • 中级一PWM发生器实验通过基于时钟分频的PWM发生器,掌握仿真验证与板级调试
  • 中级二按键消抖实验掌握运用VERILOG语言,实现经典的按键消抖实例从仿真验证与板级调试全过程
  • 中级三流水灯实验通过实际案例,掌握基于Johnson计数器的流水灯实验
  • 中级四数码管实验通过实际案例,掌握数码管驱动显示实验
  • 中级五显示驱动实验掌握运用VERILOG语言,VGA显示驱动实例从仿真验证与板级调试全过程
  • 中级六串口收发实验掌握运用VERILOG语言,UART串口收发实验从仿真验证与板级调试全过程
  • 中级七键盘解码实验通过实际案例,掌握PS/2键盘解码实验
  • 中级八I2C实验通过实际案例,掌握基于I2C通信的EEPROM读/写实验
  • 中级九SRAM实验通过实际案例,掌握掌握运用VERILOG语言实现SRAM读/写测试实验
  • 高级一状态机设计掌握三种不同的状态机写法
  • 高级二复位设计异步复位与同步复位
  • 高级三时序分析掌握时序分析基础;基于ISE的时序约束;基于Time Quest的时序分析
  • 高级四FPGA设计思想速度和面积互换原则;乒乓操作及串/并转换设计;流水线设计;逻辑复制与模块复用;模块化设计;时钟设计技巧
  • 高级五综合项目一直流电机伺服控制系统;通过SPWM驱动三相逆变器,利用VERILOG硬件描述语言实现相应模块控制三相交流电动机,以达到调整频率命令进而调整电机转速的目的
  • 高级六综合项目二数码相框项目;在项目经理指导下能够实现色彩空间变换、VGA控制、视频解压缩处理及图像FIR滤波器设计;掌握视频降噪算法设计
灵训教育入学流程
课程咨询
基础评估
目标评估
1
现场试听
讲师交流
咨询师交流
2
确定学习内容
确定学习计划
安排
3
签订培训协议
领取资料
预定座位
4
开课前一周通知
提供学习工具
 
5
如有对课程有任何问题或想咨询的事项,可留言给我们,我们会尽快回复
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